kingchiu 发表于 2013-2-24 09:49:23

请问不做时序约束，对实际编译出来的程序会否有影响

输入时钟是60M，没做时序约束，编译后就把程序写进CPLD中，这个对输出要求的结果有没有影响的，会不会产生很大的延时

hymeng98 发表于 2013-2-24 09:56:25

对于卑微的学习党，我终于找到同胞了，做了时序约束，内部走线会变的，对于高频的话，需要控制延时，那就做时序约束。低频，延时一般都可以接受，一般不需要做时序约束。60M的话，我想是不用做了，如果倍频了，还是做一下吧。学习党，坐等大神。。。。。。。

kingchiu 发表于 2013-2-24 17:07:57

谢谢了，CPLD/FPGA是自学的，学习资料要么就是太深奥要么就是太肤浅，没找到一份可以STEP BY STEP的

sky5566 发表于 2013-2-24 20:06:12

本帖最后由 sky5566 于 2013-2-24 20:13 编辑

如果有 2 家 FPGA或CPLD 厂商,一家天天吵要做,另一家却无所谓,你会选择那一家?
如果有 2 家 FPGA或CPLD 厂商,一家如果高速时必须做约束,另一家无所谓,你会选择那一家?

使用低成本及低速LE或MC当然要做时序约束.
或者软件太笨,无法判断及排除程序架构,必须手动加入约束条件.


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