写modelsim的testbench，如何建立连个独立时钟？
本帖最后由 german010 于 2013-2-17 14:30 编辑我所仿真的工程是 采集多帧图像数据 ，并存入fifo，图像采集器件有一个数据输出的同步时钟image_clk（频率为18Mhz），fpga本身有个时钟fpga_clk（频率为25Mhz），仿真的时候，如果写一个testbench，
该testbench的 'timescale 1ns/1ps,
一般来说，因为时钟image_clk和fpga_clk都是基于'timescale 1ns/1ps 来建立的，应该算是有一定关联的时钟，
为与实际情况更贴近，如何在此testbench的内建立两个独立的时钟？
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