testbench受到触发后，在时钟驱动下发数据，如何写？
本帖最后由 german010 于 2013-2-17 12:07 编辑请教大家一下 ，
需要 仿真一个图像数据采集的verilog代码？给图像采集器件一个 脉冲image_pulse，则该图像器件以data_clk = 18Mhz的时钟频率向外发送1000个8位的数据data，就是需要分成两个步骤，第一步先判断是否接收到触发脉冲的上升沿，如果接收到了，则发送1000个数据，这1000个数据是以18Mhz的时钟频率为同步信号发出的，时钟下降沿的时候数据变化，在时钟上升沿的时候，数据处于稳定状态，如图所示，
如何写testbench比较好？
下面 这样写是否可以？
`timescale 1ns/1ps
reg send_data;
always(@image_pulse) //------------------------------------------------------------第一步
begin
repeat(1000)@ ( negedge data_clk) //------------------------------------------------------------第二步
transmit_data(send_data);
#600send_data = send_data+1； //发送1000个递增的数据
end
task transmit_data;
input SEND_DATA;
begin
$display ("write data: %x\n",SEND_DATA);
cis_d0 = SEND_DATA;
cis_d1 = SEND_DATA;
cis_d2 = SEND_DATA;
cis_d3 = SEND_DATA;
cis_d4 = SEND_DATA;
cis_d5 = SEND_DATA;
cis_d6 = SEND_DATA;
cis_d7 = SEND_DATA;
end
endtask
在always内部 再次使用时间触发，即在data_clk的下降沿发送数据如何写好？
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