论坛首页 › FPGA › verilog 数据采样与处理？

chenjm 发表于 2013-2-4 18:11:22

verilog 数据采样与处理？

请教各位大侠，verilog一直采样外部数据，采样数据的ram和跟单片机通信的ram是同一个，怎么区分采样完了之后才可以发送给单片机，单片机接受完了之后释放，再进行采样。
请问各位路过的朋友，verilog如何处理这些情况？？？？

wuyuehang 发表于 2013-2-4 21:47:49

可以用fifo，单一笔数据满的时候就通知mcu就行。至于这笔数据大小就是你一段时间要处理的，比如一副图片的大小，把它设置成fifo大小就行了。满标志~

wildone 发表于 2013-2-16 10:02:57

一般是在FPGA里面开RAM，数据存放在里面，单片机再通过总线之类的来读取

查看完整版本: verilog 数据采样与处理？