这两种寄存器输出有什么区别呢?
1:module XX (clk,dout);input clk;
output dout;
reg dout;
.
.
.
endmodule
2:module XX (clk,dout);
input clk;
output dout;
reg Reg_dout;
assign dout = Reg_dout;
.
.
.
endmodule
1的写法跟2的写法,有什么实质的区别呢?为什么2要另外定义一个寄存器后再赋值给输出呢? 效果上,无区别。
如果考虑扩展和修改的话,wire的输出好改一点。 没啥区别的
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