alphi 发表于 2012-12-22 11:34:50

verilog模块设计，模块有1000个端口，如何编译和仿真？

本帖最后由 alphi 于 2012-12-23 11:23 编辑

用verilog设计一FPGA项目，按模块划分设计，子模块有一个是“总线功能”模块，就是根据输入“data数据”/“ADDR地址”/读写RnW/片选CSn，根据地址对片内不同的寄存器进行操作，共有约200个寄存器（每个寄存器有很多的位），因为这些寄存器是要与其他模块连接的，所以把这个寄存器声明在模块的端口上.所以该端口的端口有约1000个端口，因为端口太多，编译仿真时找不到对应这么多端口的器件，不知大家有没有碰到这种情况？都是如何解决的？

sky5566 发表于 2012-12-22 12:36:30

請參考 for 使用{:titter:}

alphi 发表于 2012-12-22 21:05:28

sky5566是说用for generate例化的吧，我是说端口多，一般如何处理？一般情况下是不是都不做单独模块的后仿真？

alphi 发表于 2012-12-23 16:11:29

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