german010 发表于 2012-12-12 16:58:27

设置virtual clock的意义？

本帖最后由 german010 于 2012-12-12 17:07 编辑


图中设置 虚拟时钟的意义，外部器件 有个管脚连接到FPGA上，该器件有一个独立时钟，为何要设置一个 虚拟时钟？
直接 设置外部器件的输入信号 的约束不可以吗 ？
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