baobaodreamer 发表于 2012-12-7 11:45:57

FPGA时钟约束

使用两个DCM，第一个的倍频输出作为第二个DCM的输入时钟，在实现设计完成时出现时钟没有约束，选择的是全局时钟呀，请问这是怎么回事呢，求赐教呀
页: [1]
查看完整版本: FPGA时钟约束