请教一个跨时钟域问题，求资料
在 ckl_1 时钟域，有如下波形：__ __ __
clk_1 __||__||__||__
______
d1_valid ____| |________
______
d1 XXXXX______XXXXXXXXX
需要设计一个电路，将将上述数据传递到 clk_2 时钟域，
在clk_2中做出如下的时序：
__ __ __
clk_2 __||__||__||__
______
d2_valid ____| |________
______
d2 XXXXX______XXXXXXXXX
已知：
1，clk_2 的频率高于 clk_1；
2，d1_valid 不会连续2个周期为1（但
是可能隔一个或者多个周期就为1）。
原帖 地址：http://www.newsmth.net/nForum/#!article/FPGATech/39419?au=katyusza
想弄明白这个问题，网上也找了些资料不是很详细，都说是：握手信号，fifo
大家有没有好的方法或资料分享一下，谢谢！ 上fifo那是浪费，clk_2>ckl_1，啥都别折腾；把那个d1_valid在clk_2打两拍，直接用。
页:
[1]