控制信号a，使能信号b，接收控制信号c，a、b控制c？
本帖最后由 german010 于 2012-11-28 11:23 编辑请教大家，
想实现如下功能：
外面输入控制信号a，为常低电平，可以通过串口命令控制置为高电平，
信号b为一个并行输入数据的数据使能信号，电平是常高，当数据来到的时候，会被置为低，
c信号受a和b控制，并且当b信号下降沿来到的时候，a电平应该被拉低，而不是再被串口控制命令拉低，
其电平图如下：
如何实现上述功能？
用verilog写一段代码就行了。主要是边缘检测。 还有，这个问题说的不是很明白。比如数据来的时候这句。数据来的时候是前端给一个数据来的信号呢还是自己检测呢 晕啊，这个表达实在是。。。
“并且当b信号下降沿来到的时候，a电平应该被拉低，而不是再被串口控制命令拉低，”这句话怎么和图不一致啊；我知道是边缘检测，可是你也要给我说清楚，是上升沿还是下降沿啊；
页:
[1]