ultramanshey 发表于 2012-11-24 23:11:41

ISE综合的时候会使得signal消失吗？

昨天写了一小段代码，想看看从fifo读一组数据，我在top.vhd里面明明用了一个SIGNAL FIFOdouttemp: std_logic_VECTOR(15 downto 0);可是综合好了以后我想看看rtl，昨天测试的时候还很正常，今天再测试一下，结果里面根本没有这个signal了，在输出模块的输入端和fifo的dout之间根本没有这个signal连线，我以为是我误删了什么东西，检查下来发现什么都没有缺，不知道有没有人遇到过同样的问题，请指点一下

wangshaosh123 发表于 2012-11-25 10:46:16

显然会综合会把有些东西优化掉

比如重复的信号

learningAVR 发表于 2012-11-25 12:10:50

很正常,比如没有使用的信号,优化掉的时候会给出相应的警告

ultramanshey 发表于 2012-11-25 18:39:48

learningAVR 发表于 2012-11-25 12:10 static/image/common/back.gif
很正常,比如没有使用的信号,优化掉的时候会给出相应的警告

我现在遇到的问题是优化的时候就没提到过哪个信号用不到，悄无声息的不见了，而且还直接把我的一个模块给精简掉了，ise有没有这么智能？

ultramanshey 发表于 2012-11-25 18:42:06

wangshaosh123 发表于 2012-11-25 10:46 static/image/common/back.gif
显然会综合会把有些东西优化掉

比如重复的信号

今天比昨天吃掉的更多。。。我发誓我什么都没动过，就是rerun了一下，就不见了，昨天是一个信号，今天是一整个模块不见了。。。就好像列表里的那个.vhd文件从来不存在过一样。。。我是不是什么地方得罪ise了

rx_78gp02a 发表于 2012-11-25 18:52:24

ultramanshey 发表于 2012-11-25 18:42 static/image/common/back.gif
今天比昨天吃掉的更多。。。我发誓我什么都没动过，就是rerun了一下，就不见了，昨天是一个信号，今天是 ...

把你的工程放上来。

ultramanshey 发表于 2012-11-25 21:22:56

rx_78gp02a 发表于 2012-11-25 18:52 static/image/common/back.gif
把你的工程放上来。

我解决了，我设计的时候时序有两个周期的错位，导致一部分失效了，谢谢哈~
我总觉得自己调板的问题很严重，觉得遇到问题的时候寻找解决办法的效率偏低，是不是跟我的经验有关呢？接触vhdl也有一年多了，实际调板5个月，其中走了2个月的弯路，一直到现在，微虚。。。

rx_78gp02a 发表于 2012-11-25 21:52:32

ultramanshey 发表于 2012-11-25 21:22 static/image/common/back.gif
我解决了，我设计的时候时序有两个周期的错位，导致一部分失效了，谢谢哈~
我总觉得自己调板的问题很严重 ...

遇到问题仅仅根据描述没法很快的定位问题，上传工程会更好。既然解决了那就行。

wangshaosh123 发表于 2012-11-26 12:15:17

虚就虚要虚心求教
不耻下问无耻下问直到搞定为止
某些人水平不咋滴就喜欢装X
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