说好的J8来了，9G45的arm10层板，欢迎拍砖（提出批评送莫元..
本帖最后由 kevin_me 于 2012-11-19 18:16 编辑画了一个星期，纯新手。以前只画过2层板。
请拍砖，我这个板肯定画得蛮垃圾，只注意走线正确，完整，对于什么信号完整性是两眼一抹黑。不知道这样的板子最后运行起来会不会有什么弊端。
然后我现在要覆铜了，请问有什么需要注意的，该怎么覆铜，有没有高手帮我把铜敷了，送莫元，教学费了。
然后我使用DRC检查的时候出现了18个信息，应该是警告。请移步：这里
PCB 5.0格式
都去吃饭了看来，我也去吃个饭再来。 大概看了下 发现以下一些问题：
1.比较重要的DDR没有做等长和阻抗，非常重要
2.走线间距不统一阻抗很难做，也不美观
3.退耦电容距离比较远，起不到应有的效果，最好放在下方
4.电源层分割的太琐碎，应尽量保持完整性，对于分割出来一些细小带状铜皮的做法建议不要采用，宁可在其他层用电气连接线连接也不要分割的太碎
5.走线的拐弯处尽量走大角度的，避免小角度（防止出现直角走线的发射和信号延时情况）
6.10层板有点浪费了，呵呵，这个板子6层足以
以上是一些个人看法，仅供参考 本帖最后由 vipcff 于 2012-11-19 19:30 编辑
这个要支持，我没画过2层以上的，纯支持。
为什么没有plane层？
难道可以全部用layer？
怕负片麻烦？ vipcff 发表于 2012-11-19 19:21 static/image/common/back.gif
这个要支持，我没画过2层以上的，纯支持。
为什么没有plane层？
没有啊，里面有一个PWR层，3个GND层。我也是新手，互相学习。 keshipt 发表于 2012-11-19 19:16 static/image/common/back.gif
大概看了下 发现以下一些问题：
1.比较重要的DDR没有做等长和阻抗，非常重要
2.走线间距不统一阻抗很难做， ...
感谢高手指点，为想知道，像我这样只是保证了信号时联通的，其他都没怎么注意，有没有什么很必然的，明显的恶劣后果？之前我也做了一块，8层的，跑起来似乎也还好。只是没有长时间，高负荷的测试过。 多分享。 kevin_me 发表于 2012-11-19 21:11 static/image/common/back.gif
感谢高手指点，为想知道，像我这样只是保证了信号时联通的，其他都没怎么注意，有没有什么很必然的，明显 ...
你杭州的？ 本帖最后由 keshipt 于 2012-11-20 13:03 编辑
kevin_me 发表于 2012-11-19 21:11 static/image/common/back.gif
感谢高手指点，为想知道，像我这样只是保证了信号时联通的，其他都没怎么注意，有没有什么很必然的，明显 ...
能跑和稳定是有区别的，就看你怎么定位了
同样的硬件，不同的PCB布线对于400M以上的ARM是有影响的，要完全发挥出ARM的性能是需要硬件保证的
比如LAN部分的差分走线和阻抗控制就很重要，好的布线可以高速通信不丢包，处理不好的只能运行在低速模式，无法达到应有的性能，甚至出现检不到器件的问题，以前做DM9000的时候就遇到过PCB布线造成丢包严重的问题
对于ARM楼主可以测试一下，跑一些占用CPU资源比较多的程序看看就知道了，比如播放视频等，走线合理的可以流畅运行高负荷的程序，处理不好的会出现播放缓慢或者死机等，同时也会造成CPU温度升高，这些都会影响整机
的稳定性和功耗，同样的硬件，有点人设计出来的板子感觉不出有温度，有的就发烫，这就是区别，如果是工业应用后果可想而知 都是高手！ li_thomas 发表于 2012-11-20 11:54 static/image/common/back.gif
你杭州的？
兄台何出此言？ kevin_me 发表于 2012-11-20 14:02 static/image/common/back.gif
兄台何出此言？
看到你头像的背景很像钱塘江的江堤。 6层，如果外设引的不多4层也足够了。哪需要那么多层啊，加工成本多高。
我杭州的：） power pcb v5.0 ？{:sweat:}
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