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hubukaixuan 发表于 2012-11-16 14:36:44

FPGA使用PLL模块后，输出是三角波，是否需要加入一个三态门

请教一个问题：
FPGA使用内部的PLL模块后，直接把输出是绑定在一个引脚上面。
用示波器测试，发现是三角波，我想请教一下，是否需要加入一个三态门
，把三态门的EN接到PLL模块的LOCKED引脚上面。这样，才能得到方波，才能当时钟用。

wildone 发表于 2012-11-16 14:38:45

是不是示波器的问题，看起来失真？我PLL直出是方波，100M

hell-prototypes 发表于 2012-11-16 14:53:26

IO口是不是没上拉。。

hubukaixuan 发表于 2012-11-16 15:03:15

我来个缓冲门 再试试 。

hubukaixuan 发表于 2012-11-16 15:03:42

分别把 没有接缓冲的 和 接缓冲都传个图片上面。有力有真像啊。

hubukaixuan 发表于 2012-11-16 15:21:13

接了个缓冲门，没有用。 是不是 应该加个7404之类的。
加入了一个bufif1，结果没有任何改变。

DepravedLucien 发表于 2012-11-16 15:54:05

绑定在哪个引脚？是专用的PLLOUT的那个么？

hubukaixuan 发表于 2012-11-16 16:05:33

结论是：
示波器带宽太低。高频被波掉了。所以成了正弦波。
换成低频率输出，马上成了方波了。

hubukaixuan 发表于 2012-11-16 16:05:54

wildone 发表于 2012-11-16 14:38 static/image/common/back.gif
是不是示波器的问题，看起来失真？我PLL直出是方波，100M

对的。带宽太小。

wildone 发表于 2012-11-16 16:20:28

hubukaixuan 发表于 2012-11-16 16:05 static/image/common/back.gif
对的。带宽太小。

{:lol:} 字数补丁

wuyuehang 发表于 2013-1-25 23:09:44

示波器带宽太低的问题吧，我当时也遇到这个问题。

ctqvsly 发表于 2013-1-26 13:11:08

检查下示波器带宽~

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