lichenjiee 发表于 2012-11-2 16:37:08

flyaudio 发表于 2013-2-18 11:39:05

没有输入的时候输出就出现了120M左右的杂波，那么有输入的时候呢？

ziruo2002ab 发表于 2013-2-18 12:06:48

有一个问题：read_en和write_en都是standard logic
temp:=read_en & write_en;
那么temp怎么可能变成2-bit的数据呢，后面在判断00，01，10，11

NJ8888 发表于 2013-2-18 12:32:36

ziruo2002ab 发表于 2013-2-18 12:06 static/image/common/back.gif
有一个问题：read_en和write_en都是standard logic
temp:=read_en & write_en;
那么temp怎么可能变成2-bit ...

VHDL中 &是连字符号，不是“与”

ziruo2002ab 发表于 2013-2-18 12:34:31

NJ8888 发表于 2013-2-18 12:32 static/image/common/back.gif
VHDL中 &是连字符号，不是“与”

谢谢指教
呵呵 不好意思 我是当成verilog再看了 竟然能看懂个大概
没想到这个&在vhdl这么怪，跟c verilog都不一样啊

NJ8888 发表于 2013-2-18 12:38:06

ziruo2002ab 发表于 2013-2-18 12:34 static/image/common/back.gif
谢谢指教
呵呵 不好意思 我是当成verilog再看了 竟然能看懂个大概
没想到这个&在vhdl这么怪，跟c verilog ...

verilog我也不懂，对应实现把若干信号拼接（比如两组四位a3--a0,b3-b0拼成一组8位）用哪种语法呀？

ziruo2002ab 发表于 2013-2-18 12:44:15

NJ8888 发表于 2013-2-18 12:38 static/image/common/back.gif
verilog我也不懂，对应实现把若干信号拼接（比如两组四位a3--a0,b3-b0拼成一组8位）用哪种语法呀？ ...

直接把两个四位元用逗号隔开，打上括号后赋给8bit变量就可以了

cmdrainsy 发表于 2013-2-18 12:45:08

仿真数据流对不？240M仿真都有很多问题的
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查看完整版本: 在高速数据采集的时候出现了问题，但我思路正确啊求牛...