luoguoying329 发表于 2012-10-31 17:14:48

请教各位大虾，如何把自己用Verilog写的功能模块做成IP核

请教各位大虾，自己用Verilog写了个功能模块，用的是ALTERA的FPGA，想做成IP核，最好是加密的，因为有人要用我的模块，但是又不想给他看到代码，该怎么办呀？

sky5566 发表于 2012-10-31 17:40:05

本帖最后由 sky5566 于 2012-10-31 17:43 编辑

在QUARTUS II下 产生无源代码 qxp文件网表
但是可別太相信 qxp 真的是无源代码喔,因沒有人認證這種格式真的安全{:curse:}
自家的檔案格式,他們隨便說也就算了,不會有人蠢到會去相信{:titter:}




jlhgold 发表于 2012-10-31 18:03:45

生成vqm！

sky5566 发表于 2012-10-31 18:11:17

jlhgold 发表于 2012-10-31 18:03 static/image/common/back.gif
生成vqm！

我覺得第三方综合工具生成的网表文件(EDF)可信度比較高
好像 xilinx 也通用

jlhgold 发表于 2012-10-31 18:57:28

都可以吧，只要你能生成！
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