lichenjiee
发表于 2012-10-28 17:13:34
NJ8888
发表于 2012-10-28 17:39:22
看encode——clk位置的明显不顺眼
lichenjiee
发表于 2012-10-28 17:54:25
msdy
发表于 2012-10-28 18:12:53
唉,VHDL看不懂了,本人用verilog HDL
lichenjiee
发表于 2012-10-28 18:17:56
msdy
发表于 2012-10-28 19:56:44
买开发板吧
sx881011
发表于 2012-10-30 12:48:59
加个复位，把要输出的时钟先置零
幸福的鱼
发表于 2012-10-30 13:42:01
用仿真软件仿真的结果不出么？时钟速度挺快的，我回去仿真一下看看啊
lichenjiee
发表于 2012-10-31 16:44:59
幸福的鱼
发表于 2012-11-1 12:53:03
仿真了一下，分频部分没问题，你传上仿真图看下啊
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