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charliesnake 发表于 2012-10-27 12:39:35

简单verilog hdl问题求指导~

用条件判断语句时能否把多个或条件整合在一起？
例如有如下语句：
wire y_1,y_2;
wire x;
wire y = (x==10'd11||x==10'd12||x==10'd13||……||x==10'd26)?y_1:y_2;
上述表达式中当x等于11到26之间的整数时y的输出为y_1，否则输出为y_2。
请问能否把括号里的式子整合成一个较短的式子？谢谢

tiancaigao7 发表于 2012-10-27 14:29:14

没有问题，只要是逻辑表达式就可以。但是你为什么不写称x>=10'd11&&x<=10'd26呢？

charliesnake 发表于 2012-10-29 10:06:22

tiancaigao7 发表于 2012-10-27 14:29 static/image/common/back.gif
没有问题，只要是逻辑表达式就可以。但是你为什么不写称x>=10'd11&&x

对喔，脑子没转过来，谢谢~{:tongue:}

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