论坛首页 › FPGA › 这个 Verilog 要怎么改成 VHDL ?

sky5566 发表于 2012-9-16 21:35:42

这个 Verilog 要怎么改成 VHDL ?

实在不知道 VHDL 要怎么判读 2 种可能的问题?
      always @(posedge re_tr or negedge clk) begin
                if (re_tr)   
                  ready=0;
                else if (cnt==10)
                        ready=1;
                else   
                        ready=0;
                end               

jlhgold 发表于 2012-9-16 22:17:42

1、用软件转 X-HDL
2、自己写

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