tastier 发表于 2012-8-31 16:41:13

求教一个关于fir滤波器的小问题~

我在用FPGA做fir滤波器，要求输入输出数据都是8位，程序里存放乘累加的寄存器要多少位呢，怎么确定？谢谢各位！

tastier 发表于 2012-8-31 16:47:38

设计的7阶滤波器，窗函数是kaiser,抽头系数量化为8位二进制补码形式

philoman 发表于 2012-8-31 17:20:56

用IP核, 自动计算增长位数, 最后自己截位输出

tastier 发表于 2012-8-31 22:08:11

philoman 发表于 2012-8-31 17:20 static/image/common/back.gif
用IP核, 自动计算增长位数, 最后自己截位输出

我要是自己写verilog能实现吗？

zhanshenguilai 发表于 2012-9-1 08:47:03

乘法运算可以采用定点小数方式 乘积后舍去增加小数位
累加运算加法后的寄存器 要根据你的滤波器系数来定 如果是归一化的几乎不用增长位数
要根据实际情况来看

tastier 发表于 2012-9-1 10:06:33

zhanshenguilai 发表于 2012-9-1 08:47 static/image/common/back.gif
乘法运算可以采用定点小数方式 乘积后舍去增加小数位
累加运算加法后的寄存器 要根据你的滤波器系数来定 如 ...

归一化是什么意思，能具体说一下吗，这里的理论我还没学过，我是用matlab生成的抽头系数，我发现这些系数如果不进行量化加起来就等于1，归一化是这个意思吗？

zhanshenguilai 发表于 2012-9-1 10:17:28

tastier 发表于 2012-9-1 10:06 static/image/common/back.gif
归一化是什么意思，能具体说一下吗，这里的理论我还没学过，我是用matlab生成的抽头系数，我发现这些系数 ...

对 我说的就是系数加起来等于一
所以输入与 7个抽头系数相乘再相加 即使输入是位宽的最大值 总和不会超过 输入的位宽
你自己假设几个数 想一下就明白了

tastier 发表于 2012-9-1 10:38:39

zhanshenguilai 发表于 2012-9-1 10:17 static/image/common/back.gif
对 我说的就是系数加起来等于一
所以输入与 7个抽头系数相乘再相加 即使输入是位宽的最大值 总和不会超 ...

恩啊，但是现在系数是要送给FPGA的，matlab对系数量化了，用的应该是二进制补码的方式，所以就涉及移位了吧，要怎么处理呢？

zhanshenguilai 发表于 2012-9-1 11:05:08

移位你指的是什么 输入数据延迟吗 用reg 寄存器就行
然后就是相乘 截位 你可以找一些定点运算的资料看看

tastier 发表于 2012-9-1 11:14:41

zhanshenguilai 发表于 2012-9-1 11:05 static/image/common/back.gif
移位你指的是什么 输入数据延迟吗 用reg 寄存器就行
然后就是相乘 截位 你可以找一些定点运算的资料看看 ...

嗯，谢谢，我说的移位就是截位，化为定点数就相当于左移吧，我想的是把左移的那几位截掉，但是当系数是负数时会有符号位，这里还不是很明白

zhanshenguilai 发表于 2012-9-1 11:32:33

tastier 发表于 2012-9-1 11:14 static/image/common/back.gif
嗯，谢谢，我说的移位就是截位，化为定点数就相当于左移吧，我想的是把左移的那几位截掉，但是当系数是负 ...

http://www.eefocus.com/bigheadericxu/blog/09-04/169270_f1eb2.html
自己找资料看看吧 我也不好给你讲明白

at90s 发表于 2012-9-1 12:55:55

为提高信噪比，一般在乘累加过程中不截位，在所有乘累加结束后再截位。关键是决定乘累加过程中的运算位宽。不考虑系数对称的优化，7阶FIR滤波器有8个系数，需要做8次乘法运算，假定系数为a0,a1,a2,a3,a4,a5,a6,a7，延时线数据为x0,x1,x2,x3,x4,x5,x6,x7。

8位乘8位有符号的结果在最坏情况下要用16位有符号数来表示，最坏情况是-128×-128=16384，如果不考虑这种情况的话，用15位即可。若其中一个是常数，则可以进一步优化，如8位有符号数x*10，输出结果的范围位[-1280,1270]，落在[-2048, 2047]范围内，用12位有符号数表示即可。FIR滤波器有多种实现方式，在时钟频率等于采样率的情况下，要采用全并行方式，即卷积运算过程中的每一个乘法运算都映射到一个乘法器中，那么每个乘法器的输出位宽都可以根据乘法的输出范围来决定；若时钟频率远高于采样率，可采用全串行方式，即卷积运算过程中的所有乘法运算都映射到一个乘法器中，将乘法器时分复用，那么乘法器的输出位宽由”输出位宽最大的那个乘法“来决定。

累加器的位宽同样由最坏情况下的输出来决定，我们可以构造出这个最坏情况：所有乘法运算的输出都是同符号的，并且输入的绝对值也达到最大值，那么累加器的输出就达到最大值。用公式表示：
|x0*a0| +|x1*a1|+...+|x7*a7| = |x0|*|a0| +|x1|*|a1|+...+|x7|*|a7|
当|xi|取最大值M时，累加器输出的绝对值达到最大:
M*(|a0|+|a1|+...+|a7|)
若输入为8位有符号数，输入范围为[-128,127]，则M为128。若系数为10, -20, 30, -40, 50, -60, 70, -80，那么累加器输出绝对值的最大值为：
128 * (10 + 20 + 30 + 40 + 50 + 60 + 70 + 80) = 46080，落在[-65536, 65535]范围内，用17位有符号数即可。

M也不一定要取128，若输入的模拟信号根本达不到ADC的输入量程，如ADC在无论什么情况下也只能达到[-100, 100]，那么M取100。

tastier 发表于 2012-9-1 14:14:36

zhanshenguilai 发表于 2012-9-1 11:32 static/image/common/back.gif
http://www.eefocus.com/bigheadericxu/blog/09-04/169270_f1eb2.html
自己找资料看看吧 我也不好给你讲 ...

嗯，谢谢啊

tastier 发表于 2012-9-1 17:09:01

at90s 发表于 2012-9-1 12:55 static/image/common/back.gif
为提高信噪比，一般在乘累加过程中不截位，在所有乘累加结束后再截位。关键是决定乘累加过程中的运算位宽。 ...

嗯，我在好好研究一下

NJ8888 发表于 2012-9-1 17:32:07

算资源要考虑FPGA中乘法位数，充分利用，比如XILIN 3S 18位*18位一个，你两个乘数小于18位也是一个，但多于18位，一次要两个乘法器。后面加法位宽还是根据你两个参数计算结果定

tastier 发表于 2012-9-1 19:07:09

NJ8888 发表于 2012-9-1 17:32 static/image/common/back.gif
算资源要考虑FPGA中乘法位数，充分利用，比如XILIN 3S 18位*18位一个，你两个乘数小于18位也是一个，但多于 ...

不知道哪里出问题了，就是出不来。。。唉
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