FPGA内部的PLL使用时，要注意些什么？使用PLL时采样发现有...
在使用内部的PLL倍频1倍时（100M），发现采样的波形毛刺多，而不进行倍频，直接使用外部接的50M晶震，虽然还有毛刺，但波形大概好了一倍，为什么会这样？PLL电路设计时要注意什么？ 有人知道吗？ 哪位知道为什么啊？ 不懂你在说什么 什么的采样的波形毛刺多你是用来干嘛的？拜托，把问题说清楚，好吧？ lov9210 发表于 2012-8-31 22:25 static/image/common/back.gif不懂你在说什么 什么的采样的波形毛刺多你是用来干嘛的？拜托，把问题说清楚，好吧？ ...
就是模拟信号波形采样啊（比如正弦，聚矩形波等等），采用AD9288采样，并在TFT上显示波形，使用NIOS软核，当我使用FPGA内部的PLL进行1倍频时（100M），发现波形毛刺多，相同的测量条件，只是把PLL模块去掉，当然此时NIOS工作在50MHz下，采样的波形要好一倍左右，什么原因？
至于用来干什么。。。这个无所谓吧 quest 发表于 2012-9-1 08:56 static/image/common/back.gif
就是模拟信号波形采样啊（比如正弦，聚矩形波等等），采用AD9288采样，并在TFT上显示波形，使用NIOS软核 ...
没用过你的AD9288 但是你可以试试100M以下的频率，或是在100M下，加上适当的延迟，具体延迟得看数据手册。PLL设置没有什么难的，重要的是你的把器件说明书看明白了。100M是AD9288的最高频率吧？ lov9210 发表于 2012-9-1 09:56 static/image/common/back.gif
没用过你的AD9288 但是你可以试试100M以下的频率，或是在100M下，加上适当的延迟，具体延迟得看数 ...
问题应该不出在AD芯片上，而是在FPGA（EP3C10）上，因为我不让AD工作在100M，只要FPGA内部使用PLL，纹波就大，去掉后就变好些。。。是不是PLL对系统地和电源的干扰特别大？ 你试一下100MHz以下的频率的，比如说，经PLL分频后的75MHz，总觉得是因为工作到了AD的极限频率100MHz了 可能电源部分能力差了，FPGA开关噪声比较大的，会影响模拟部分。 NJ8888 发表于 2012-9-1 17:34 static/image/common/back.gif
可能电源部分能力差了，FPGA开关噪声比较大的，会影响模拟部分。
如何解决？ 超频了吧 aureole 发表于 2012-9-1 20:00 static/image/common/back.gif
超频了吧
100MHz，没超哦，大家都这么用。。。郁闷
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