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chuchuang 发表于 2012-8-15 15:15:39

cadence 怎样把原理图导出verilog

在cadence软件下 用元件建立的原理图导出verilog .v文件 ，然后转用nc verilog 或者quartus 编译下载到fpga验证用过的大侠帮忙回答下 谢谢

gnocy 发表于 2012-8-15 16:52:04

cadence好不好用啊

chuchuang 发表于 2012-8-16 16:21:40

gnocy 发表于 2012-8-15 16:52 static/image/common/back.gif
cadence好不好用啊

很多公司把软件装在服务器上面 这样好管理cadencenc-verilogverilog-xl数模混仿 什么的

xiaocat85 发表于 2012-8-16 16:24:18

capture 画的图可以导出，但好像都是门级的，用NC可以仿真

chuchuang 发表于 2012-8-17 10:51:35

xiaocat85 发表于 2012-8-16 16:24 static/image/common/back.gif
capture 画的图可以导出，但好像都是门级的，用NC可以仿真

谢谢 我现在摸清楚门路了 也是走的nc 的门级的话用quartus通不过编译的

chanly1 发表于 2012-8-19 19:49:12

学习了！！

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