german010 发表于 2012-8-7 10:48:40

为何移位个数变量没有指定进制和位数？


请教大家，verolig 中不是所有的变量都要指定进制和位数吗，
为何图中移位操作没有指定？

orange-208 发表于 2012-8-7 10:55:13

默认位宽为32位。应该是 32‘d1

ifeng_com 发表于 2012-8-9 16:33:31

假如tsr右移3位：我只会VHDL，能看懂verilog，tsr的移位操作

tsr <= tsr srl 3;逻辑右移3位
tsr <= tsr sra 3;算术右移3位
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