kuailexiaorenwu 发表于 2012-8-1 15:09:26

VerilogHDL语言中的警告：No clock transition on " "……

Verilog HDL语言编写的程序出现了这样的警告：No clock transition on "rdata" register due to stuck clock or clock enable
导致我的这部分程序好像不运行！！！
网上查了下，说是多个时钟的问题！！！不知道怎么解决？？
高手帮忙看下！！
小弟十分感谢！！！
我是个初学者！！！！

mayiqing888 发表于 2012-8-1 15:27:25

把程序发上来看看吧

billwsy 发表于 2012-8-1 17:53:41

rdata的时钟没有变/一直不使能？

kuailexiaorenwu 发表于 2012-8-1 18:59:03

像这种警告一般都是由什么引起的？？

billwsy 发表于 2012-8-1 19:44:44

你不给出代码怎么看问题在哪里啊？
你也可以看看RTL原理图问题在哪里。

kuailexiaorenwu 发表于 2012-8-1 19:49:05

代码在公司电脑上，我现在贴不上去。rdata【0】的时钟是由主时钟分频出来的一个时钟。下午看的好像没看到无效使能的问题。搞不懂了！！！

aystliuchunyi 发表于 2012-8-2 10:07:37

程序发上来，给你看看
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