请教各位环境温度对CPLD/FPGA时序的影响
最近碰到个问题，就是机器中CPLD在常温下工作稳定，但放到温箱中，环境温度设到了40度，机器放置一段时间后某项操作出错了。问题定位在CPLD内部的时序上，不知道是不是保持时间的余量不够大。因为cpld工程编译报告显示，保持时间余量最小只有0.6ns，最大不过2ns。
各位有经验者，请指教，谢了。 网上资料很少，搜到一点，如下：
“如果在高温的情况下，信号的转换时间(rise/fall time)较长，门延迟亦较长。相反低温会使整体时序快一点。”
分享一下。
页:
[1]