PLL_CLKOUT脚的含义？
本帖最后由 quest 于 2012-7-18 12:36 编辑FPGA中的PLLx_CLKOUT（x=1,2,...）脚是指内部PLL模块时钟输出脚吗？如果我想让FPGA输出一个时钟信号，是不是应该出这些脚输出呢？能否用I/O口输出？
另外还有一点：如果PLLx_CLKOUT确实是专门的时钟输出脚，那么是不是PLL1_CLKOUT必须和内部的PLL1对应呢？应该不需要吧，PLL1的输出映射到PLL2_CLKOUT应该没问题的吧 普通IO传输延时大 恩，输入时我知道要用全局时钟输入脚，但我不知道FPGA是否具有时钟输出脚，像我提出的问题那样？因为我问了一个人，说FPGA没有时钟输出脚？ 从datasheet中复制点东西
In zero delay buffer mode, the PLL feedback path is confined to the dedicated
PLL external output pin. The clock signal driven off-chip on the PLL_OUTpin
is phase aligned with the PLL clock input for a minimized delay between clock
input and external clock output. usingavr 发表于 2012-7-18 13:04 static/image/common/back.gif
从datasheet中复制点东西
In zero delay buffer mode, the PLL feedback path is confined to the dedicat ...
谢谢! zero delay buffer mode,0延迟缓冲模式?不需要设定什么吧 是不是PLL1_CLKOUT必须和内部的PLL1对应呢？ 这个应该要对应的吧。
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