HPI访问时HRDY信号偶尔出现常高
我是用的FPGA做为Host，但是在写的过程中，偶尔出现HRDY老是为高电平，导致主机端总线访问异常，需要重新上电才能恢复HPI的正操作。因为FPGA在HCS拉低时要检测HRDY，HRDY一直为高，FPGA就死在那儿了，如果HRDY这种偶尔出现高电平的情况避免不了，有没有办法通过FPGA控制让DSP的HRDY恢复正常（不重新上电），或者是DSP自己控制HRDY恢复正常。FPGA主要流程1、是先初始化HPIC一次，地址为自动增加的方式；2、再写HPIA一次，在写HPID；3、检测HPID是否写了5次，写满了5次就重新写一次HPIA，循环步骤2，否者继续写HPID写到5次
TI的技术支持看到过一篇文章HRDY信号常高问题原因可能有如下几点说明如下：
“从实际故障定位中总结出以下几点原因：
A.HPI的高低半字访问的顺序访问被其它 HPI访问打断：在复用模式下，一个完整的 HPI访问是由高低半字
两次访问组成，需要严格保证，否则会破坏 HPI的状态机，从而导致不可预期的后果。
B.主机通过 HPI访问了 DSP内部的保留空间，或者破坏了 DSP的程序，数据空间，导致 DSP运行异常，进
而导致 HPI状态机异常。
C.主机的 HSTROBE 信号有毛刺，或者信号完整性不好，如下图中 HCS（些案例 HSTROBE 是由 HCS 控
制）的上升沿的回勾，都会导致 HPI 误判断为主机的新的访问的开始，从而打乱了高低半字的访问顺序
要求，导致 HPI状态机的错乱。”
有没有不重新上电让DSP的HRDY正常，DSP内部可以处理，还是FPGA操作HPI处理呢？
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