wye11083 发表于 2012-7-9 08:57:21

扔掉SDRAM吧！再来个垃圾DDR1代FPGA控制器！

本帖最后由 wye11083 于 2012-7-9 09:01 编辑

基于上次那个SDRAM控制器的改进版，要求很低，LVCMOS25或者不用改，直接VCCO上2V5就可以和DDR对接，DQS必须要经100欧电阻拉到VRef，否则会因为噪音等导致出错。

补充说明：
读请求发出之后就可以直接返回了——采用队列请求方式的话需要注意只要SDRAM状态输出的读请求为低，即表示DRAM正在处理读指令，就可以继续发新的读请求了。在读完毕之后“数据准备好”会拉高一个周期，表示数据就绪。设计工作带宽是100MHz，16位，266MB/s，读延时等可以根据实际情况做调节。对于不同的片子，请根据管脚延时计算数据采集的时钟沿。系统采用100MHz和200MHz两个时钟，如果采用DDR寄存器输入输出，则应使用一个时钟。本程序适用于老式的片子，管脚延时要求5ns，这样200MHz下降沿刚好可以采集数据。

diego01 发表于 2012-7-9 15:45:05

不错~                     

sokou 发表于 2012-7-10 15:49:16

好东西。可惜我用不了。

Niandet 发表于 2012-7-10 16:20:09

{:victory:}不错不错，即使低级的MCU，也可以用即时存储器，那些做示波器的可以试试啊，内存条价格那么便宜了

M.lee 发表于 2012-7-25 11:09:52

持续关注中

boxboxbox 发表于 2012-8-2 12:59:11

好东西，mark

lyl520719 发表于 2012-10-18 11:47:35

可编程芯片和DDR都不贵。有关技术最值钱。

bad_fpga 发表于 2012-10-19 09:01:05

仿真验证都通过了吗？可以直接使用？

wye11083 发表于 2012-10-19 23:01:53

bad_fpga 发表于 2012-10-19 09:01 static/image/common/back.gif
仿真验证都通过了吗？可以直接使用？

这个版本已经停止维护，现在在整新的DDR控制器，将用IODDRREG来实现DDR操作，带宽将提高到400Mb/s以上，敬请期待。这个模块可以用，但是需要产生两个时钟（1X，2X）。

bad_fpga 发表于 2012-10-20 00:43:47

wye11083 发表于 2012-10-19 23:01 static/image/common/back.gif
这个版本已经停止维护，现在在整新的DDR控制器，将用IODDRREG来实现DDR操作，带宽将提高到400Mb/s以上， ...

关注啊，EP2C8Q能驱动起来吗？

flyaudio 发表于 2014-5-19 10:10:01

wye11083 发表于 2012-10-19 23:01
这个版本已经停止维护，现在在整新的DDR控制器，将用IODDRREG来实现DDR操作，带宽将提高到400Mb/s以上， ...

说好的升级版呢？

xyzabc 发表于 2014-5-27 18:04:24

谢谢，至少可以提供一个学习的范例

lyl520719 发表于 2014-5-28 04:39:37

期待楼主继续。

flyfox8 发表于 2014-11-17 13:49:11

能写DDR控制器的都是高人，现在在整SDRAM都搞的一头雾水。

wkman 发表于 2014-11-17 14:38:08

高大上呵{:shocked:}平常pc上的ram都到ddr3了

cdtlzhou 发表于 2014-11-17 15:11:36

高级货，膜拜！
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