mysunmax 发表于 2012-6-30 15:59:40

timequest 约束sdram求助

本帖最后由 mysunmax 于 2012-6-30 16:01 编辑

我在sdc中 约束了 输入输出 delay
set_input_delay -add_delay -min -clock 3.200 }]
set_input_delay -add_delay -max -clock 6.500 }]
set_input_delay -add_delay -min -clock 3.200 }] 。。。。。。

set_output_delay -add_delay -max -clock 2.600 }]
set_output_delay -add_delay -min -clock -1.100 }]
set_output_delay -add_delay -max -clock 2.600 }]。。。。。。等

但是在看时序报告的时候

可以看到 reg to ouput的报告 但是在inputto reg 中确实Nothing to report.

郁闷了好久哪位可以帮解决一下
附上我的 sdc

yuphone 发表于 2012-6-30 16:59:36

一般情况下，input到SDRAM控制器模块的时钟和output到SDRAM芯片的时钟的clock的存在相位差，亦即同频不同相的两个时钟。
但是你写的set_in/output_delay -clock，这个clock是从PLL衍生出来的时钟吧，貌似是SDRAM_CLK；和sdram控制器模块的输入时钟根本就不是一路时钟。
因此inputs to register无报告，实属正常。

kebaojun305 发表于 2012-6-30 17:16:26

yuphone 发表于 2012-6-30 16:59 static/image/common/back.gif
一般情况下，input到SDRAM控制器模块的时钟和output到SDRAM芯片的时钟的clock的存在相位差，亦即同频不同相 ...

加你微博了。{:lol:}

kebaojun305 发表于 2012-6-30 17:19:19

本帖最后由 kebaojun305 于 2012-6-30 17:50 编辑

是不是应该建立一个虚拟时钟来做这个门时钟。   我也是初学这里也是还没有搞清楚。

mysunmax 发表于 2012-6-30 17:23:39

yuphone 发表于 2012-6-30 16:59 static/image/common/back.gif
一般情况下，input到SDRAM控制器模块的时钟和output到SDRAM芯片的时钟的clock的存在相位差，亦即同频不同相 ...

这个做法是学特权的，现在十分迷惑啊。 我把他写的sdc~~~你看看
SDRAM_CLK是一个虚拟时钟，然后输出 输入延时都是以他为标准，你有什么可行的方法~~~

Nuker 发表于 2012-6-30 17:28:12

提供的信息不够详细，但是主要问题在于SDRAM_CLK这个时钟的定义。
建议LZ将你的时钟和控制/数据路径画个示意图，然后大家一起讨论。

winkle 发表于 2012-6-30 17:33:54

呵呵 我也刚好看到特权的帖子 连接在这儿:http://www.eefocus.com/ilove314/blog/cate_9457_0.html

mysunmax 发表于 2012-6-30 17:34:59

Nuker 发表于 2012-6-30 17:28 static/image/common/back.gif
提供的信息不够详细，但是主要问题在于SDRAM_CLK这个时钟的定义。
建议LZ将你的时钟和控制/数据路径画个示 ...


其中C1的输出是控制userlogic和sdr sdram的C2是输出给外部管脚驱动sdram时钟的。这里吧C2作为虚拟时钟SDRAM_CLK的。

Nuker 发表于 2012-6-30 18:16:10

问题好像在这里，1/2两条：
貌似"from node”里面的节点和"launch clock"是相同的节点（为什么表示方法不同？），而TimingQuest并没有认出来，你有TimingQuest的消息记录吗？

mysunmax 发表于 2012-6-30 20:29:41

本帖最后由 mysunmax 于 2012-6-30 20:32 编辑

Nuker 发表于 2012-6-30 18:16 static/image/common/back.gif
问题好像在这里，1/2两条：
貌似"from node”里面的节点和"launch clock"是相同的节点（为什么表示方法不同 ...

Info: Reading SDC File: 'mysdram.sdc'
update_timing_netlist
qsta_utility::generate_all_io_timing_reports "Report Timing (I/O)" 1000
Info: Report Timing: No setup paths were found
Info: Report Timing: No hold paths were found
Info: Report Timing: No recovery paths were found
Info: Report Timing: No removal paths were found
Info: Report Timing: Found 28 setup paths (0 violated).Worst case slack is 0.831
Info: Report Timing: Found 28 hold paths (0 violated).Worst case slack is 1.480
Info: Report Timing: No setup paths were found
Info: Report Timing: No hold paths were found
当我读取SDC的时候控制台输出地
大侠有qq么，我把工程传给你。求解决。

mysunmax 发表于 2012-6-30 21:11:45

本帖最后由 mysunmax 于 2012-6-30 21:13 编辑

问题解决了。
新建了一个工程，和出问题的工程的唯一区别就是这个工程里面没有sinaltap2 ，有知道原因的大侠能深入讲解一下么？
页: [1]
查看完整版本: timequest 约束sdram求助