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winkle 发表于 2012-6-28 19:48:50

FPGA读到了SAA7113数据,但不符合656的格式.

本帖最后由 winkle 于 2012-6-28 19:56 编辑

最近在学习FPGA,使用NIOSii软核,外挂了SDARM和SAA7113; 想把SAA7113读到的数据保存在SDRAM中;
使用中断 在PCLK的上升沿去读PDATA, 没有使用其他控制信号.

现在数据读到了,但似乎不符合656的格式(在采集到的数据中找不到sav,eav:FF0000XY)
下面是1737数据>1728,按道理应该至少会出现sav,eav:FF0000XY.

1周多了,{:sweat:}帮忙求个思路啊.{:handshake:}
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lx2233456 发表于 2012-6-28 21:21:40

要先做8bit转10bit吧。。

winkle 发表于 2012-6-29 13:58:45

谢谢LS. 可否说得更详细一点呢 谢谢

winkle 发表于 2012-6-30 17:34:16

自己顶一下 是不是时序的问题呢 不知道 {:cry:}

kebaojun305 发表于 2012-6-30 17:37:37

笨的方法   在用个fpga或CPLD产生已知的数据模拟SAA7113测试你的时序是否有问题。 或者直接把输入数据固定死查看FPGA读入的数据是否正确。

winkle 发表于 2012-7-1 10:37:56

kebaojun305 发表于 2012-6-30 17:37 static/image/common/back.gif
笨的方法   在用个fpga或CPLD产生已知的数据模拟SAA7113测试你的时序是否有问题。 或者直接把输入数据 ...

谢谢. 模拟起来有些难度,PCLK不好模拟啊;
时序我看了,在PCLK的上升沿DATA已经建立并稳定了,当然只看了data; ---这点和sa-a-7-1-13规格书上说的不同, 规格书上说在PCLK的下降沿读数据,但通过示波器来看,PCLK下降沿对应data的上升沿.
我现在怀疑是n i o s"中断响应不及时"; 要不要考虑DMA方式.

kebaojun305 发表于 2012-7-2 09:02:51

winkle 发表于 2012-7-1 10:37 static/image/common/back.gif
谢谢. 模拟起来有些难度,PCLK不好模拟啊;
时序我看了,在PCLK的上升沿DATA已经建立并稳定了,当然只看了dat ...

PCLK 模拟起来也不难啊只是要接线而已。

winkle 发表于 2012-7-3 08:57:40

谢谢LS的回复, 今天试验一下汇报结果.
在顶一下,希望再能遇到大侠

guke 发表于 2012-7-9 13:35:33

SAA7113配置的没有问题吧。。。

winkle 发表于 2012-7-10 08:07:46

本帖最后由 winkle 于 2012-7-10 08:09 编辑

guke 发表于 2012-7-9 13:35 static/image/common/back.gif
SAA7113配置的没有问题吧。。。

应该是OK的, 我参照开发板上的配置; 开发板例程是verilog下,我在NIOS下使用,差异仅此; 有无好的建议啊.

正在摸索...,请教了一位高手,及参考YFM开源的例程, 现在正在使用自建IP,启用DMA的方式. .

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