请教一个模块调用的问题？
module top(sp,
led,
clk,
rst_n);
...
...
调用一个模块，如下:
song song_inst
(
.clk_6mhz (clk_6mhz),
.clk_4hz (clk_4hz),
.sp ( sp ),
.high ( high),
.med ( med ),
.low ( low )
);
endmodule
另一文件中，song模块的声明如下：
//module song(clk_6mhz, clk_4hz ,sp,high ,med,low);
现在有几个问题不明白
1， 如下的调用时
song song_inst
(
.clk_6mhz (clk_6mhz),
.clk_4hz (clk_4hz),
.sp ( sp ),
.high ( high),
.med ( med ),
.low ( low )
);
这个 .clk_6mhz (clk_6mhz), 前面带小数点的这个变量 “.clk_6mhz” ，是top模块变量，，还是 song模块的变量
2 这两个模块为啥要分别放两个文件内？ 放在同一文件可以不？ 如果放同一文件又要如何定义？
3现在两个模块是放在两个文件的，被调用的模块
song song_inst
(
.clk_6mhz (clk_6mhz),
.clk_4hz (clk_4hz),
.sp ( sp ),
.high ( high),
.med ( med ),
.low ( low )
);
在调用时，只在本文件top.v里做了如上的声明，，就可以了么？ 因为在top.v文件里，没有发现想C 语言之类的include...这样的句子呀
谢谢
这些都是基本的语法方面的建议你直接找本verilog的书 看看就不问这种问题了。 谢谢啊 呵呵
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