lazyduck 发表于 2012-5-29 15:03:03

quartus II软件设置问题求助

本帖最后由 lazyduck 于 2012-5-29 15:04 编辑

我用的芯片是EP2C8Q208，想在里面放置偶数个的反相器，来实现几个纳秒的延时，但是编译之后发现反相器都被优化掉了，就剩下一条线，请问下怎么设置能让它不被优化掉
因为最近在写一个OTDR的数据采集程序，里面对时间的要求挺高的，想弄一个几纳秒的延时，头好大，向大家求助了

Flyback 发表于 2012-5-29 15:19:11

刚接触这个，quartus还不熟，是否有优化等级这么一说呢

同求

chinabn 发表于 2012-5-29 15:37:46

UDP 原语

lazyduck 发表于 2012-5-29 15:42:25

chinabn 发表于 2012-5-29 15:37 static/image/common/back.gif
UDP 原语

UDP原语是啥？能否详细解释下，拜托了

hollandcy 发表于 2012-5-29 15:48:47

只用VHDL 写过简单的程序

htjgdw 发表于 2012-5-29 15:58:30

记得用Xilinx ISE写Verilog时，使用关键字(*KEEP = 1*)可以让编译器在编译的时候不优化，这样就可以把很多编译器认为没有用的反向电路保留下来。
Quartus II应该也可以的吧。

newbier 发表于 2012-5-29 16:15:49

不正常的使用方法，所以被优化掉了。比较正规做法是通过FPGA的IO脚输出，然后经过一定的电阻电容，然后再输入。

lazyduck 发表于 2012-5-30 10:31:23

newbier 发表于 2012-5-29 16:15 static/image/common/back.gif
不正常的使用方法，所以被优化掉了。比较正规做法是通过FPGA的IO脚输出，然后经过一定的电阻电容，然后再输 ...

我想在FPGA内部实现，有木有靠谱一些的方法。我刚试了lcell 串联的方法，这个不会被优化掉，但是，，，抖动有些大

htjgdw 发表于 2012-5-30 16:10:39

如果想精确的控制延时时间，就需要手动布局布线了。至少需要将延时电路部分手动布局布线并固定下来。否则每次综合的时候结果都会不一样的，延时也就不一样了。
在ISE中手动布局布线使用PlanAhead工具，QuartusII里对应的工具不清楚叫什么.

lazyduck 发表于 2012-6-12 10:00:41

差点忘了自己还在这发了个帖子，问题已经解决。就是通过在quartus II里面，建立原理图，然后调用lcell，进行串联的方式。基本上算下来，四个lcell单元可以延时1ns 。 我在8楼的时候说抖动有些大，是因为当时用的电源太差了，噪声很多（买的开发板，没想到这么差劲），换了公司自己做的板子，效果非常好！

YFM 发表于 2012-6-16 07:58:11

LZ还是用timequest做延时约束把

lov9210 发表于 2012-6-16 22:25:52

lazyduck 发表于 2012-6-12 10:00 static/image/common/back.gif
差点忘了自己还在这发了个帖子，问题已经解决。就是通过在quartus II里面，建立原理图，然后调用lcell，进 ...

楼主在做OTDR的东西，纳秒级的信号只能在芯片内部产生，能输出不？我做的是BOTDR的东西，想输出来着，后来给打消了

lov9210 发表于 2012-6-16 22:26:53

楼主说的值得MARK一下以后说不一定用得上，在此先谢过了哈
页: [1]
查看完整版本: quartus II软件设置问题求助