讨论：Xilinx时钟驱动两个Buffer
本人在对Xilinx 官方的 ML510 板卡进行DDR2的测试实验时，需要 sys_clk 和 idly_clk_200 两个时钟。因此想将200MHz单端时钟sys_200MHz引脚作为该两个时钟源。因此尝试了如下方法：将sys_200MHz的wire直接将sys_clk和idly_clk_200相连接，即：此时，出现了如下问题：input pad net "sys_200MHz" drives multiple buffers.因此，该方法需要修改为 将"sys_200MHz"通过dcm产生两个信号，分别连接到sys_clk和idly_clk_200 。此时出现的问题是：Buffers of the same direction cannot be placed in series.也就是说通过dcm产生的信号是由buffer输出的，而该buffer输出信号又进入到了下一级buffer，两个buffer不能串联。如下图示所示：
请教各位，此时该如何解决这个问题呢？谢谢各位…… IBUFG + DCM + BUFG
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