关于VHDL与Verilog两种语言的问题
最近想学FPGA，经过一番调查大家大多是用Verilog语言，很少见网友们用VHDL语言编写代码！VHDL与Verilog到底有啥区别？VHDL语言很难学吗？有知道的网友给个解释！帮我解解惑吧！ 从作用上讲，基本没区别。于学习而言，就学Verilog吧，至少同样的设计码字少很多。 我认为VHDL比较严谨，Verilog比较灵活。
VHDL与Verilog的区别有点与汇编语言和C语言类似。
芯片设计厂商通常都用Verilog，很少有用VHDL的。 由于历史原因我用VHDL 我们老师也建议学VHDL，说是做大的工程VHDL语言比较好。虽然现在是刚学，我个人还是倾向于VHDL，为将来打基础！不过网上的资源教程很少唉！ qzxboy 发表于 2012-5-10 09:43 static/image/common/back.gif
我们老师也建议学VHDL，说是做大的工程VHDL语言比较好。虽然现在是刚学，我个人还是倾向于VHDL，为将来打基 ...
我也趋向于VHDL。
但是，当我用VHDL设计好一个芯片准备去流片时，发现芯片设计公司都是用Verilog，没几个人懂VHDL，后来我就用Verilog把VHDL封装一下才交给他们的。
所以如果你想将来做芯片，还是学Verilog吧。 听说公司里大多用verilog，求证实
verilog比VHDL好学多了，开发还是用verilog好一些吧，比较快，再了解一些VHDL会更好 {:titter:}我只会verilog....... 如果是做芯片，那还是应该学习Verilog HDL，如果是做FPGA开发，那么VHDL还是Verilog HDL都可以，没有太多区别。
区别可能在于：
（1）Verilog HDL的资料相对多一些，
（2）Verilog HDL语法类似C语言，可能上手更容易些，
（3）VHDL跟严谨些，初学时可能会觉得比较繁琐！ 谢谢广大热心的网友的建议！ 个人觉得Verilog好学。。 个人觉得Verilog好学。。感觉用Verilog基本的东西都能解决。还没有编大系统的能力 verilog比VHDL学习起来容易，之前一直用verilog，到公司要求用VHDL，于是又学了VhDL；现在verilog比较流行，VHDL有点快淘汰的感觉，虽然如此但还是有人用。现在就先学verilog，完了再看看VHDL，至少要能看懂代码。 vhdl相比verilog难的多，况且商用使用率不高（主要是军方用），资料较少，初学者不易上手，而verilog就较容易入手， VHDL的语法看起来更严密一些，特别是数据类型上，缺点是冗余字符太多。
Verilog跟C相仿，上手容易，但是需要用户明确知道综合器在干什么，有各种隐式转换。
对于写的好的Verilog和VHDL，基本上可以一对一的简单转换。 在比较大的项目中，好像用VHDL有一定优势，对初学者应该差不多，我也是初学Verilog中。。。
页:
[1]