geff 发表于 2012-4-12 15:39:35

CPLD怎么控制输出时钟相位？

我的了解是CPLD一般都没有PLL模块。
如果晶振给CPLD一个时钟，CPLD直通输出，那么怎么样把握这个输出时钟的相位。
还有，可以对时钟相位进行调整么？

谢谢

wye11083 发表于 2012-4-12 16:38:19

调整的唯一方法是外接个小PLL了。CPLD不是干这活的。CPLD只能完成一些简单逻辑拟合和逻辑控制功能。

geff 发表于 2012-4-12 17:15:10

有可能用简单的组合逻辑延时来实现么

NJ8888 发表于 2012-4-12 20:34:40

geff 发表于 2012-4-12 17:15 static/image/common/back.gif
有可能用简单的组合逻辑延时来实现么

延时多少？输出给RC再送回来
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