wm3519931 发表于 2012-4-9 16:28:26

Verilog的一段小代码（5行），求大神解释

reg reset， stop

always @ ( posedge reset)
if (reset) begin
    stop <= 0;
end

如果满足条件，那么执行了stop <= 0这行语句后会发生什么变化呢？


刚学Verilog，请各位帮下小弟

wye11083 发表于 2012-4-9 16:30:48

你这代码明显有问题吧，你的代码综合之后什么都没有了。

wm3519931 发表于 2012-4-9 17:32:13

解决了，stop <= 0这行语句属于非阻塞性过程赋值范畴
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