想问一下RTL图是什么样子的……附一段VHDL源代码，求其RTL图
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DFF3 IS
PORT( CLK,D1 :IN STD_LOGIC;
Q1 :OUT STD_LOGIC);
END;
ARCHITECTURE bhv OF DFF3 IS
SINGAL A,B :STD_LOGIC;
BEGIN
PROCESS (CLK)BEGIN
IF CLK’EVENT AND CLK=’ 1’ THEN
A<=D1;
B<=A;
Q1<=B;
END IF;
END PROCESS;
END;求问RTL图是否就是那些与非门、异或门连起来的那种电路，如果不是，是什么样子的？如果能将上述代码的RTL图给出将感激不尽，谢谢！ 是DFF的，用软件看 在软件里可以看到的啊，Quartus II NJ8888 发表于 2012-4-2 19:24 static/image/common/back.gif
是DFF的，用软件看
DFF是什么？我电脑上没装软件，本科时期也没学过VHDL，但是现在复试要涉及到这个，欲哭无泪…… huigher 发表于 2012-4-2 20:23 static/image/common/back.gif
DFF是什么？我电脑上没装软件，本科时期也没学过VHDL，但是现在复试要涉及到这个，欲哭无泪…… ...
你的程序明明实体名DFF3，你还问DFF。看来要回炉重修 NJ8888 发表于 2012-4-2 20:58 static/image/common/back.gif
你的程序明明实体名DFF3，你还问DFF。看来要回炉重修
感谢！不是要重新回炉，是我连学都没学过T_T…… 这个RTL图还是有点小疑问，那个两个“fd”是什么意思，是必须要写明的吗？还有最后的Q输出端和Q1为什么没连在一起？临时抱佛脚，还请赐教，谢谢！
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