Alter的MAXII系列CPLD驱动SDRAM的时钟问题
RT,当我打算用CPLD驱动SDRAM是，CPLD给SDRAM的clk和信号同步问题我不是很清楚。用什么方法来保证或调解sdram_clk和signal_clk的相位关系，使得sdram时钟到达时，信号
已经稳定。
1，用PLL模块调节时钟的相位差？（PLL模块好像是针对FPGA,不知道CPLD中有没有）
2，对sdram_clk进行适当的延时来调节相位差？（但我不清楚，怎么样能实现这种延时效果，SDC文件么？）
谢谢，大家的解答！ 见特权ilove314的blog
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