请教一个诡异的问题,有关于CPLD 测试管脚的。
问题是这样的,有个工程里面我用了几个管脚用于测试信号,就是将CPLD内部某些信号连出来至一些管脚,方便测量。但是问题是,这几个测试管脚不能随便动,不能将这些管脚去掉,否则会导致实现不了预期功能。
我验证了好几遍都是这样的,百思不得其解啊?
各位,有没有遇到过类似问题? 是不是逻辑资源使用过多,会造成这种问题。
根据(EPM570)编译报告,目前我使用的逻辑单元有91%了。 1,逻辑有问题。比如寄存器vs.锁存器;
2,输入信号有问题。比如有台阶。 谢谢。
不过我还有疑问,这跟测试脚有什么关系吗?
1,如果是逻辑有问题,那么不管测试管脚指向哪个信号,功能都会有问题啊。现在的情况是,只要测试管脚指向其他信号,或者去 掉, 功能就出错了;指向原来的信号,功能就正常了。
2,输入信号都是一样的,这个没有可疑之处。 编译报告没有任何问题吗? 回复【4楼】mitchell
编译报告没有任何问题吗?
-----------------------------------------------------------------------
编译报告没有问题,只是测试管脚的信号换了一下而已,仿真和编译报告没有问题。 测试管脚的信号换了,布局布线就会变。
很可能还是设计的问题,设计不严谨,编译报告也看不问题的。是否有锁存器?是否有异步逻辑?是否用到行波时钟? 布局布线改变,当然是正常的。
锁存器没有,异步逻辑也有,行波时钟是有的。原来的代码是经过压力测试的,没发现问题。
但是一个测量信号的改变,不应该影响全局啊。 回复【7楼】wjfblack
-----------------------------------------------------------------------
有异步逻辑和行波时钟的话,严格设置下时序约束和时钟源,应该可以解决问题。 回复【8楼】mitchell
-----------------------------------------------------------------------
有异步逻辑和行波时钟的话,严格设置下时序约束和时钟源,应该可以解决问题。
-----------------------------------------------------------------------
多谢,下来好好研究看看。 我以前 也遇到过
我目前是没解决掉 就吧测试管脚留在上面了。。。
页:
[1]