我想做ns级可调延迟的数字同步脉冲信号,脉宽10us,怎么做啊,求指导?
如题,谢谢达人了 朋友,做出来了吗?我也遇到了同样的问题 CPLD 或者FPGA 用逻辑单元延时 kebaojun305 发表于 2016-5-3 20:00CPLD 或者FPGA
刚开始接触FPGA,不知道大神能不能告知具体的实现方案呢,感激不尽 ns级FPGA很容易实现,关键是单次步进多少ns,如果最小可调2ns,还是很好做的,再往下到0.5ns以下做起来要稍微麻烦点 可控ns延迟,可以参考ddr phy的实现。 这是12年的老贴啊
页:
[1]