关于 IS61LV25616AL使用疑问
是不是这款SRAM没有Back-to-Back读方式啊?在PDF上没有看见,只有写支持。我在用Back-to-Back写入后,然后用 Back-to-Back读数据好像是错位的,但是用普通的读方式是对的!
想确认下,哪位大侠知道 Back-to-Back 什么意思啊 ? 求指教 补充一下Back-to-Back 就是背靠背,也就是连续读写数据,一个时钟写入或读出一个数据。 回复【2楼】tom_2_2
补充一下back-to-back 就是背靠背,也就是连续读写数据,一个时钟写入或读出一个数据。
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SRAM-----------你说的61LV是异步器件,没有时钟的.你重查下 61lv确实是异步的,但是按你的操作应该也没有问题啊可以连续读写的 没错这芯片是异步的,我说的时钟是外围读写SRAM程序状态机的时钟
我现在所谓背靠背读是:首先SRAM的所有读有关的使能信号先设置好,然后时钟下降沿的时候产生地址数据,然后在紧接着的时钟上升沿(在另外的模块)读数,通过串口返回结果观察了1024个数据(重复00--ff)。SRAM使能信号在所有的读阶段都有效,读完后关闭。
背靠背写(也是下降沿送数和地址,上升沿写入) 我验证过了好像可以的 我主时钟用的是64M的返回结果是开头数据不对把0重复了2下,后面的数据都是00到ff变化的,感觉地址和数据错位了。但是地址绝对是提供的对的。是不是这个芯片不支持背靠背读啊,毕竟从PDF上没有看到有啊,写是有的
哪位大侠可以指点一下 这个芯片是通过oe信号来锁存地址的及配合oe信号工作的 ce可以一直有效 64m的时钟是可以工作的,
http://cache.amobbs.com/bbs_upload782111/files_49/ourdev_708327QXYO0J.JPG
(原文件名:back2back.JPG)
这是手册上的截图oe及ce一直有效你测试下时序是否满足 问题搞定了,还是64M的问题。我把系统时钟64M 2分频就搞定了!想想也是64M的话 下降沿和下一个上升沿只有大概7.8ns啊。
而这个芯片的tRC(如上图)=10ns的,显然64M太快了 多谢给位了,真的是交流出灵感啊!当我在6楼输入主时钟64M的时候,突然就感觉到是9楼描述的问题了!把时钟变慢果然就行了
呵呵... 楼主还要努力,10ns的 Trc=10ns,说明地址最快可以100MHz变化,你可以用100M时钟上升沿打出一个地址,并用此沿读出前一个地址的内容 回复【11楼】NJ8888 NJ8888
楼主还要努力,10ns的 trc=10ns,说明地址最快可以100mhz变化,你可以用100m时钟上升沿打出一个地址,并用此沿读出前一个地址的内容
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呵呵...这么说之前地址和数据错位的现象完全是正常的,是不是正常的读循序是这样的:先给地址0 此时的数据不读,下一个上升沿给地址1,此时读的数据是地址0的数据....? 另外想请11楼指点一下,我现在做的项目是采集外面的数据,外面模块的出数据的频率是25M。而我现在设计思想就是利用25M来做我程序的主时钟用,避免使用更高的频率来采集25M。请问当面对外部高时钟的时候,有没有其它好的处理办法了,这方面我还没什么经验想请教一下思路,也拓宽一下思路! 用fifo
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