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mouxiang 发表于 2011-12-24 12:43:59

请教：如何在两个always块中对同一变量赋值？

最近在看夏宇闻的《verilog数字系统设计教程》里的eeprom设计，其中eeprom的verilog程序代码中出现了对同一变量赋值的状况。
always @ (negedge sda)
   if(scl == 1)
      begin
          state=state+1;
          if(state==2'b11)
            disable write_to_eeprm;
      end

always @ (posedge sda)
   if(scl==1)
      stop_W_R;//这里有对state赋值的操作：state=2‘b00
   else
      ……………………
也就是说，在上面两个always块中，都对state有赋值操作。
对此我不是很明白。我在ISE7.1中写了上述代码，但是编译不通过，错误信息是：Only one always block may assign a given variable state
但是书本上的程序应该是可以通过编译的（虽然不可综合）。那么是不是有什么设置可以让ISE忽略掉这种错误呢？
我对FPGA的学习很浅，很多问题不太清楚，还请各位朋友指点一下。

luhuaren 发表于 2011-12-24 12:54:56

always @ (negedge sda)

always @ (posedge sda)

这里一个是降沿，一个是升沿。。。。。用的时钟不一样

flyunlimit 发表于 2011-12-24 12:59:18

回复【1楼】luhuaren
always @ (negedge sda)
always @ (posedge sda)
这里一个是降沿，一个是升沿。。。。。用的时钟不一样
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肯定不是这个原因，就算是在不同边沿，编译时一样会报错。

kebaojun305 发表于 2011-12-24 13:07:00

回复【2楼】flyunlimit飞行面条
回复【1楼】luhuaren
always @ (negedge sda)
always @ (posedge sda)
这里一个是降沿，一个是升沿。。。。。用的时钟不一样
-----------------------------------------------------------------------
肯定不是这个原因，就算是在不同边沿，编译时一样会报错。
-----------------------------------------------------------------------

我刚学我估计应该也是这个原因双沿好像是要专门的双沿触发器才能综合吧 错了勿怪。

nono2000 发表于 2011-12-24 13:07:48

always @ (negedge sda)
   if(scl == 1)
      begin
          a=a+1;
          if(a==2'b11)
            disable write_to_eeprm;
      end

always @ (posedge sda)
   if(scl==1)
       b;//这里有对b赋值的操作：b=2‘b00
   else
      ……………………


最後增加...................................
或是

always @ (sda)
         if(scl == 1)
            c <=a;
         else
            c <=b;

assignstate =c;
或是
assignstate = a | b;//或 assignstate = a & b;

mouxiang 发表于 2011-12-24 18:25:20

十分感谢LS各位的关注。看来也只能增加一个变量来实现两个always块之间的同一变量赋值了。
不过还是希望了解一下，不要求综合的话，有什么办法能使其编译通过呢？我暂时只需要可以仿真就行。

j-link 发表于 2011-12-24 19:54:27

十分感谢ls各位的关注。看来也只能增加一个变量来实现两个always块之间的同一变量赋值了。
不过还是希望了解一下，不要求综合的话，有什么办法能使其编译通过呢？我暂时只需要可以仿真就行。
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你能描述你的硬体吗?
你有看过 2 个输出撞在一起的电路吗?(一个输出"1" 另一个输出"0" 不会烧掉吗?)

Verilog 与 VHDL 都是硬体描述语言,不是C++!!!

mouxiang 发表于 2011-12-24 21:07:36

恩，硬件的话应该是不会这么写的，不过如果只是仿真的话应该还是可以的。毕竟书上的程序已经这么写出来了，但是我就是没编译通过。不知道是不是软件设置有问题……

j-link 发表于 2011-12-24 21:11:55

回复【7楼】mouxiang
恩，硬件的话应该是不会这么写的，不过如果只是仿真的话应该还是可以的。毕竟书上的程序已经这么写出来了，但是我就是没编译通过。不知道是不是软件设置有问题……
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那家书会怎样写,除了作者~~~国小没毕业

pocker5200 发表于 2012-2-10 09:41:31

在两个always块中对同一变量赋值，是不可综合的。
一个寄存器不可以有多个输入源。

stm32_boy 发表于 2012-2-10 09:43:37

回复【9楼】pocker5200
在两个always块中对同一变量赋值，是不可综合的。
一个寄存器不可以有多个输入源。
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严重同意

yutianyiren 发表于 2012-2-10 10:30:49

always @ (negedge sda)
   if(scl == 1)
      begin
          state=state+1;
          if(state==2'b11)
            disable write_to_eeprm;
      end

always @ (posedge sda)
   if(scl==1)
      stop_W_R;//这里有对state赋值的操作：state=2‘b00
   else
always只是触发条件，只要下面赋值争对不同变量就行了，一个变量不赋值两遍就行。
只是个人理解，有出入请谅解。

violet702 发表于 2012-2-15 19:23:24

不可以的，只能在一个always里面

华仔 发表于 2014-3-17 17:07:15

不可以的，只能在一个always里面

南孤雁2010 发表于 2014-3-17 20:41:33

非法的 不能在两个always块里 对同一个变量赋值

sjx000000 发表于 2014-3-27 17:28:17

可以 使用 一个always里面用or 包含l俩个条件。然后判断是高电平还是低电平来分出上升还是下降沿

步凡王子 发表于 2014-3-27 18:27:41

kebaojun305 发表于 2011-12-24 13:07
回复【2楼】flyunlimit飞行面条
回复【1楼】luhuaren
always @ (negedge sda)


不会是这个原因，quartus是不允许在不同always对同一个变量赋值的，他会不知道最后是什么值的。Verilog不是顺序执行的。

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