543680484 发表于 2011-12-22 08:52:24

在verilog中计数器不用考虑计满后复位吗？

在verilog中计数器不用考虑计满后复位吗？

543680484 发表于 2011-12-22 08:53:35

记满后自动复位吗?

zkf0100007 发表于 2011-12-22 10:22:07

会的

543680484 发表于 2011-12-22 10:28:40

回复【2楼】zkf0100007
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好的，谢谢！

wgy596 发表于 2011-12-22 20:25:23

看你定义的类型吧

zkf0100007 发表于 2011-12-22 20:58:18

恩 ,楼上正解

AVR1023 发表于 2011-12-22 22:02:20

计满自溢啊，是卷绕的。

zgq800712 发表于 2011-12-23 20:20:53

整数位 比如REG   计数到7就回到0了。


在VHDL 里面定义个integer 0 to 5 ； 比如这个
这个得用3位数表示了，3位数是0到7所以你在计数到5的时候好自己清0。 verilog 应该也是一样的

duhongchao2010 发表于 2011-12-28 15:37:07

MARK
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