Verilog的私私细语 第三章 -理想时序的整合
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目录
第3章理想时序的整合
3.01理想时序和实际时钟的关系
3.02速率和步骤的整合
实验十五:IIC实验(芯片24LC04驱动)
3.03IIC总线被忽略的基础知识和速率的关系
3.04按时序表驱动IIC设备
实验十六:真正意义上的速率100kHz
3.05非正规的速率
实验十七:非正规速率的高速(400Khz)iic总线
3.06不同世界的模块
实验十八(一):SDRAM基本功能介绍
3.07时间要求和理想时序之间的平衡点
实验十八(二):SDRAM基本功能驱动
3.08高速率的风险
实验十九:SDRAM基本功能介绍
总结:144
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好了,第三章终于完成了 .... 啊,写这本笔记真的会折寿的。第三章的内容笔者开始踏入Verilog 的雷区了,
里面的中心内容就是围绕着物理时序和理想时序之间展开。为什么说这是雷区呢?很简单呀,就是充满危险
又刺激的一章,如果不小心踩雷就粉身碎骨,越过了就是无比的成就感。第三章的主要实验式IIC设备和SDRAM。
IIC相关的实验笔者绝对有理由拖到才写,原因嘛 ... 驱动iic不是单单驱动的问题,如果读者仔细观察你自己
会发现iic在谈论物理时序和理想时序的平衡点是一个很好的入门引子。
反之SDRAM却是另一个挑战 ,这家伙还真的让我写了2个星期左右。笔记里边有关sdram的介绍和举例
估计是Verilog之中最仔细的教程了吧。开场白就到此为止,第三章的有“速率”和“覆盖”等新概念的东西。
但是第三章说到底就是讨论整合概念和精密控时之间的关系。其他的,读者自己看着办吧。
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基本上整合篇(上) 已经写完了,因为受到页数限制的关系 ... 才有如此的决定。嗯,这本笔记就当做给
许多爱好VerilogHDL那些事儿的朋友,一个新年和圣诞礼物。不废话了 ...我们明年再见吧。
./emotion/em003.gif嘻嘻,我是来宣传博客(原本的老家被城_管填了 ... orz ) http://www.cnblogs.com/akuei2 杀花❀ good. great job mark 不顶对不起自己来着 写不不错,收藏持续关注中 mark 好 super 支持~~ 马克 顶一个 mark 强烈支持!!!!!!!!!! mark mark 我也来顶一下 帮顶 帮顶一个 MARK 顶一个!! 不错,不错,项一个!!! 这么大,有得看了, 谢谢分享。。 期待! 很不错,关注 关注!黑金提供了很好的资料 多时钟域下同步器的设计与分析,,,不知道谁有中文文档,想对照着看 还真是到处都有akuei2的身影那!{:titter:} 好东西顶一下
这一系列的文章给我的帮助不少。 为什么下不了???? 好东西顶一下
收藏了学习学习 快点出版,现在我都是打印着看的{:2_28:}
写的很好,讲的很透彻,建模篇我也拜读了一遍。。。
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