QuartusII下的调用FIFO宏功能时，读数据的问题
大家好，最近在调试FIFO模块时遇到一个时序的问题。FIFO的连接图及仿真图如下：http://cache.amobbs.com/bbs_upload782111/files_48/ourdev_703635RQNFVI.jpg
FIFO的接口图 (原文件名:RP_ER`FNYH]~54I1QA(IATE.jpg)
http://cache.amobbs.com/bbs_upload782111/files_48/ourdev_703636CDBIFA.jpg
FIFO的时序仿真图 (原文件名:T38AXFFUVXZE3KHZ474W_MS.jpg)
为仿真时能砍的清楚，FIFO设置的是8位数据，深度为4，完成的功能是 先写满，再读。正如仿真图所给的，写满了4个数据之后，读信号拉高有效，每一个读时钟的上升沿到来时读出一个数据，但是独处的第一个数据与第二个数据之间为什么隔了两个时钟？如何改正？ 回复【楼主位】candywulala
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空FIFO不能读的，而且FIFO的读写时钟要一直有的，不能用脉冲信号
建议仔细看看user guide上的说明 这个设计是先往FIFO里面写满了之后读的。wrusedw从0到3共写入4个数据，当wrfull为高电平一段时间后，开始读的。
FIFO工作在异步时，读写时钟都必须一直存在吗？ 一般来说是这样的，rdempty rdusedw这些信号都需要时钟同步。
否则就会像你现在这样，读时钟几个周期后rdempty才变低，你觉得FIFO里有数据，可就是不能立即读出来 其实是这样的：
1.你没有将wrempty和rdempty同时显示出来，不然理解起来会简单点，实际可以根据需要选择使用。
2.aclr接受到脉冲后，3个wrclk后wrempty变低，在wrempty变低后2个rdclk，rdempty才会变低，所以出现你红圈中rdempty信号在rdclk的第二个上升沿处变低，其实这里它刚初始化成功。
3.文档里面要求rdempty为高电平的时候不能进行读操作，不然会出错
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