请问各位,面对这么多行的verilog 源代码,该怎么看啊
如题,想请教各位,看verilog源代码确实有点头疼,希望各位提提建议,谢谢 不想看别人的,那就自己写 回复【楼主位】yeswenqian-----------------------------------------------------------------------
我是新手,自己写之前得先参考别人的 仿真,理解,多看书。 回复【楼主位】yeswenqian
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应该从小程序看起,到大的时分块看,一部分一部分的理解. 试试用模块的思想边看代码边画图(包括模块图和时序分析图),这样看可以降低大脑思考的复杂度,比较形象直观 回复【3楼】wjfblack
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恩,试试看, verilog 语言 是以module 块,always 块 可以先查看rtl 视图,在分别理解各个module 每个模块内在并行分开看always块、
画个草图。就比较容易理解了。 回复【7楼】mage99
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恩,好注意 我觉得得从模块看起。。搞清楚每个模块的功能。然后在理解模块内部是如何工作的。可以结合RTL视图。新手,too。。 看大块的代码,可以从输出入手,所有的输入,最终都是为了输出服务的。
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