论坛首页 › FPGA › 请问平方加和除法运算如何用verilog实现？

lanpad 发表于 2011-12-1 15:40:23

请问平方加和除法运算如何用verilog实现？

要做一个如下运算：
http://cache.amobbs.com/bbs_upload782111/files_48/ourdev_700535EDLD8I.JPG
(原文件名:yy.JPG)
a、b、c、d均为实时输入的变量
全用IP核实现的话需要8个乘法器和一个除法器的IP核
且延时特别大

请问高手们是否有快速一些的近似算法？

yuphone 发表于 2011-12-1 15:50:09

回复【楼主位】lanpad
要做一个如下运算：


(原文件名:yy.jpg)
引用图片
a、b、c、d均为实时输入的变量
全用ip核实现的话需要8个乘法器和一个除法器的ip核
且延时特别大
请问高手们是否有快速一些的近似算法？
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加入了流水线，提高了处理的速度，当然延迟是有的。

mage99 发表于 2011-12-4 06:32:45

看不到图。

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