FPGA,Verilog #延时仿真问题
为什么我按照书上写的延时,在QUARTUS仿真的时候就是波形不对呢,是不是哪里设置不对了?是不是这种#延时的时候即使仿真对了要是烧到芯片里后也是不起作用的?`timescale 10ms/1ns
module FPGATest(clk,out1,out2,out3,in1);
input clk,in1;
output out1,out2,out3;
reg out1,out2,out3;
always @(posedge clk)
//if(clk)
begin
//if(in1==1)
//begin
#50 out1=out1+1;
#50 out2=out2+1;
if(out2==5)
begin
out2=0;
out3=out3+1;
end
//end
end
endmodule #延时是不可综合的 前辈 是不是这种#延时的时候即使仿真对了要是烧到芯片里后也是不起作用的?那为什么还要这个语句,书上都没有说。 这个是用来仿真的,不能变成实际的电路
不要按照顺序执行程序的思维方式去写Verilog!
逻辑设计的心脏是时钟clock,要学会状态机去描述 回复【3楼】Huaan 华安
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好的 谢谢 书本害人呀 回复【1楼】Huaan 华安
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前辈,能帮我看下程序么? 的确是这样的,我们拿到的教程都是 大讲特讲 但是 一本书看完了,也没讲清楚 哪些 语句是可以综合的 哪些只能用于仿真{:sad:}
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