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xiao-chen19 发表于 2011-10-30 20:52:07

【求助】在verilog中怎么用计数器延时？

在verilog中怎么用计数器延时？clk_in为50M，现在已经分频得到clk_1，为1M,延时360ns后，令clk_2=clk_1，该怎么办呢？我的做法如下：（主要程序部分）

always@(posedge clk_in)
begin
   cnt<=cnt+1;
end

always@(posedge clk_in)
   begin
      if(cnt==17)         
         flag<=1;
   end                                                

always@(posedge clk_in)
   begin
      if(flag==1)
          clk_2<=clk_1;
      else
         clk_2<=0;
   end            
仿真后得不到延时啊，请各位指教啊！谢谢！

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