zouyf12 发表于 2011-10-27 00:02:27

HDL语言有没有类似C语言里LIB的东西。

最近发现有位网友做了一个FPGA模拟 红白机的东西，蛮感兴趣，但是发现代码是用VHDL写的，我个人用Verlog，所以想把他的代码修改成Verlog的，但是发现他的代码里，红白机的CPU部分比较复杂的，改的话估计蛮耗时间，能不能用VHDL生成一个类似C语言里LIB的东西，或者是像一般用的IP 核的东西， 再用Verlog去 包涵调用？？

ahuang227 发表于 2011-10-27 08:32:51

打包成模块，可以直接拖进去用。

brahen 发表于 2011-10-27 09:14:46

楼上是对的。

get500wan 发表于 2011-10-27 11:45:57

现代的综合器都支持混合编程，verilog里面，直接例话VHDL的模块也没啥问题吧。

或者先把VHDL综合成EDIF之类的，这样就直接可以当做黑盒子的ip来用了。

arokh 发表于 2011-10-28 23:25:24

VHDL和VERILOG之间可以互相调用的，在verilog顶层设计里面声明一个块，端口和VHDL的一致，然后例化就好用。

zouyf12 发表于 2011-10-29 00:13:16

真是这样？？我这几天看了一下VHDL，发现真的是头疼啊，写的程序基本看不懂，不是逻辑和功能，而是模块与模块之间包涵关系。

Henjay724 发表于 2011-10-29 13:46:24

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