PTQCJYY 发表于 2011-9-30 16:47:39

如何理解VHDL中的信号除当前值外还有相关值，变量只有当前值？

RT。

PTQCJYY 发表于 2011-10-4 09:13:11

自顶。

kdskds2000 发表于 2011-10-6 12:27:30

1，放弃变量的概念
2，为了1，放弃VHDL，学习verilog
3，verilog里面就抓住2点，reg和wire，reg可以装数据并储存住，wire不能储存任何数据，只是传输数据，就是普通的导线哈
页: [1]
查看完整版本: 如何理解VHDL中的信号除当前值外还有相关值，变量只有当前值？